지난 글에서는 HBM이 만들어지는 과정을 살펴봤습니다.
HBM은 여러 개의 얇은 DRAM 다이를 위로 쌓고, 실리콘을 관통하는 TSV로 각 층을 연결해 만듭니다.
각각의 칩이 정상적으로 작동해야 하고, 수많은 연결 지점도 정확하게 맞아야 합니다.
그렇다면 완성된 HBM 중 실제 제품으로 판매할 수 있는 비율은 얼마나 될까요?
반도체 기사에서는 이 문제를 설명할 때 수율이라는 단어를 사용합니다.
아무리 뛰어난 반도체를 설계해도 정상 제품을 충분히 만들지 못하면 시장에 공급할 수 없습니다.
HBM 경쟁에서 수율이 중요한 이유가 바로 여기에 있습니다.
반도체 수율이란 무엇일까요?
수율은 생산한 반도체 가운데 검사를 통과한 정상 제품의 비율을 의미합니다.
삼성전자는 반도체 수율을 한 장의 웨이퍼에서 만들 수 있는 전체 칩 가운데 실제로 정상 생산된 칩의 비율이라고 설명합니다. 수율이 높을수록 같은 재료와 장비를 사용해 더 많은 정상 제품을 만들 수 있어 생산성이 높아집니다.
예를 들어 반도체 1,000개를 만들었는데 검사에서 900개가 정상으로 판정됐다면 수율은 90%입니다.
반대로 600개만 정상이라면 수율은 60%입니다.
같은 생산비를 들였더라도 판매할 수 있는 제품 수가 크게 달라지는 것입니다.
수율이 높아지면 다음과 같은 효과가 생깁니다.
- 같은 생산라인에서 더 많은 제품을 공급할 수 있습니다.
- 불량품에 사용된 재료와 공정 비용을 줄일 수 있습니다.
- 제품 한 개당 제조 원가가 낮아질 수 있습니다.
- 고객이 요구하는 물량을 안정적으로 공급하기 쉬워집니다.
그래서 반도체 산업에서는 최고 성능을 구현하는 것만큼 그 제품을 안정적으로 반복 생산하는 능력이 중요합니다.
HBM 수율은 일반 메모리보다 복잡합니다
일반적인 메모리는 각각의 칩이 정상인지 확인한 뒤 제품으로 만듭니다.
HBM은 여기서 한 단계 더 복잡합니다.
여러 개의 DRAM 다이를 쌓고, 각 층을 TSV와 미세 접점으로 연결하며, 완성된 HBM을 GPU와 가까운 패키지 안에 배치해야 합니다.
따라서 HBM의 완성도에는 여러 단계가 영향을 줍니다.
- 각각의 DRAM 다이가 정상이어야 합니다.
- TSV 연결이 제대로 형성되어야 합니다.
- 칩을 쌓을 때 위치가 정확히 맞아야 합니다.
- 미세 접점이 끊어지거나 서로 붙지 않아야 합니다.
- 얇은 다이가 휘거나 깨지지 않아야 합니다.
- 완성된 제품이 속도와 발열 검사까지 통과해야 합니다.
삼성전자는 12개의 DRAM을 적층하는 기술에 6만 개가 넘는 TSV 연결이 사용된다고 설명한 바 있습니다. 연결 지점이 많다는 것은 대량의 데이터를 전달할 수 있다는 의미이지만, 동시에 제조 과정에서 관리해야 할 지점도 많다는 뜻입니다.
좋은 칩 여러 개를 쌓는다고 반드시 좋은 HBM이 되지는 않습니다
HBM을 아파트에 비유해 보겠습니다.
각 층을 구성하는 건축 자재가 모두 정상이어도 엘리베이터가 제대로 연결되지 않거나 건물이 기울어진다면 완성된 아파트는 사용할 수 없습니다.
HBM도 마찬가지입니다.
정상으로 판정된 DRAM 다이만 골라 쌓았더라도 적층 과정에서 다음과 같은 문제가 발생할 수 있습니다.
- 다이의 위치가 미세하게 어긋나는 문제
- TSV와 범프의 연결 불량
- 접합 과정에서 생기는 미세 균열
- 칩 사이에 빈 공간이 남는 현상
- 열과 압력으로 다이가 휘는 현상
- 높은 온도에서 신호가 불안정해지는 문제
따라서 HBM 수율은 DRAM 칩 자체의 수율만을 의미하지 않습니다.
정상 다이를 선별하는 과정부터 적층, 접합, 패키징과 최종 검사까지 전체 공정의 완성도가 함께 영향을 줍니다.
적층 수가 늘어나면 왜 더 어려워질까요?
HBM의 용량을 높이는 대표적인 방법은 더 많은 DRAM 다이를 위로 쌓는 것입니다.
8단 제품보다 12단 제품은 같은 면적에서 더 많은 데이터를 저장할 수 있습니다.
하지만 층이 늘어나면 공정도 복잡해집니다.
각 층을 추가할 때마다 새로운 접합과 정렬 과정이 필요하고, 확인해야 할 TSV와 접점도 늘어납니다.
예를 들어 블록 한 개를 책상 위에 놓는 것은 쉽습니다.
블록 두세 개를 쌓는 것도 어렵지 않습니다.
그러나 얇은 블록 수십 개를 같은 위치에 정확하게 맞춰 쌓으면서 각 블록을 수많은 전선으로 연결해야 한다면 이야기가 달라집니다.
한 층에서 발생한 작은 오차가 위층으로 갈수록 누적될 수 있기 때문입니다.
SK하이닉스는 12단 HBM3E를 기존 8단 제품과 같은 두께로 구현하기 위해 개별 DRAM 다이의 두께를 이전보다 약 40% 줄였다고 밝혔습니다. 칩이 얇아지면 더 많은 층을 쌓을 수 있지만, 휘어짐과 손상을 방지하는 기술은 더욱 중요해집니다.
얇은 칩은 쉽게 휘어질 수 있습니다
실리콘 다이는 단단해 보이지만 매우 얇아지면 외부의 열과 압력에 의해 휘거나 손상될 수 있습니다.
HBM은 여러 개의 다이를 접합하는 동안 열을 가하고, 칩 사이에 보호 소재를 채워 하나의 구조로 만들어야 합니다.
이 과정에서 위아래 칩의 팽창 정도가 다르거나 압력이 고르게 전달되지 않으면 제품이 휘는 워페이지가 발생할 수 있습니다.
칩이 휘면 접점의 위치가 어긋나거나 일부 연결이 끊어질 수 있습니다.
SK하이닉스는 Advanced MR-MUF 공정이 다층 HBM의 휘어짐을 억제하고 열 방출과 제품 안정성을 높이는 데 도움을 준다고 설명합니다. 또한 MR-MUF 기술을 통해 복잡한 HBM을 높은 제조 수율로 안정적으로 양산할 수 있었다고 밝혔습니다.
따라서 HBM의 수율은 단순히 불량 칩을 잘 골라내는 문제가 아닙니다.
칩을 얼마나 얇고 평평하게 유지하면서 정확히 접합하는지가 중요합니다.
TSV가 많을수록 검사도 중요해집니다
HBM의 각 층은 TSV를 통해 데이터를 주고받습니다.
TSV는 기존 와이어 연결보다 이동 경로가 짧고, 많은 데이터 통로를 만들 수 있다는 장점이 있습니다. SK하이닉스는 TSV가 칩 중앙에도 수많은 연결 지점을 만들 수 있어 동시에 전달할 수 있는 정보량을 크게 늘린다고 설명합니다.
하지만 수많은 TSV 중 일부가 정상적으로 연결되지 않으면 데이터 오류가 발생할 수 있습니다.
문제는 완성된 HBM을 모두 쌓은 뒤에야 불량을 발견하면 이미 여러 개의 정상 다이와 공정 비용이 함께 투입됐다는 점입니다.
그래서 HBM은 여러 단계에서 반복적으로 검사합니다.
- 웨이퍼 상태에서 각 다이의 기능을 검사합니다.
- 적층 전에 정상 다이를 선별합니다.
- 접합 과정에서 연결 상태를 확인합니다.
- 적층 후 각 층의 동작을 검사합니다.
- 완성품 상태에서 속도와 전압, 온도 조건을 바꿔 테스트합니다.
불량을 가능한 한 앞단에서 발견하면 문제가 있는 다이에 추가 공정을 진행하는 일을 줄일 수 있습니다.
삼성전자는 웨이퍼 단계의 전기적 검사를 통해 불량 칩을 이후 공정에서 제외하는 것이 공정 효율과 수율 향상에 중요하다고 설명합니다.
HBM 수율이 낮으면 왜 가격이 비싸질까요?
HBM 한 개를 만들기 위해서는 DRAM 웨이퍼뿐 아니라 TSV 공정, 웨이퍼 박막화, 다이 적층, 접합 소재, 첨단 패키징과 검사 장비가 필요합니다.
완성 단계에 가까워진 제품에서 불량이 발생하면 앞서 들어간 비용도 함께 손실됩니다.
예를 들어 정상 DRAM 여러 개를 쌓은 후 마지막 접합 과정에서 문제가 발생하면, 불량이 발생한 부분만 간단히 떼어 내 다시 사용하기 어려울 수 있습니다.
결국 정상 제품 하나를 생산하기 위해 들어가는 평균 비용이 높아집니다.
수율이 개선되면 같은 생산시설에서 판매 가능한 HBM을 더 많이 만들 수 있기 때문에 공급량이 증가하고 원가 부담도 줄어들 수 있습니다.
반대로 수율이 안정되지 않으면 생산설비를 늘려도 기대한 만큼 정상 제품이 나오지 않을 수 있습니다.
HBM 시장에서 기업들이 생산능력과 함께 패키징 기술과 수율을 강조하는 이유입니다.
수율은 공급량과 고객 신뢰에도 영향을 줍니다
AI 가속기를 만드는 기업은 필요한 HBM을 한두 개만 구매하지 않습니다.
대규모 데이터센터를 구축하려면 일정한 품질의 제품을 많은 수량으로 공급받아야 합니다.
성능이 뛰어난 시제품을 만드는 것과 매달 같은 품질의 제품을 대량으로 공급하는 것은 전혀 다른 능력입니다.
수율이 안정적이지 않으면 생산량을 예측하기 어렵고, 고객에게 약속한 물량을 제때 공급하지 못할 가능성도 커집니다.
따라서 고객사는 HBM을 선택할 때 다음 요소를 함께 살펴봅니다.
- 목표 대역폭과 용량을 충족하는지
- 전력 소비와 발열이 안정적인지
- 장시간 사용해도 오류가 발생하지 않는지
- 필요한 시기에 충분한 물량을 공급할 수 있는지
- 다음 세대 제품도 계획대로 개발할 수 있는지
HBM 경쟁력은 최고 속도 하나로만 결정되지 않습니다.
성능, 품질, 수율과 공급 능력이 함께 맞아야 실제 AI 가속기에 적용될 수 있습니다.
기업마다 정확한 수율을 공개하지 않는 이유
HBM 수율과 관련된 기사에서는 서로 다른 숫자가 등장하기도 합니다.
하지만 기업들은 제품별 실제 수율을 구체적으로 공개하지 않는 경우가 많습니다.
수율에는 기업의 공정 수준과 원가, 생산 가능 물량을 추정할 수 있는 정보가 담겨 있기 때문입니다.
또한 어떤 범위를 기준으로 계산했는지에 따라 수율의 의미가 달라질 수 있습니다.
- 웨이퍼에서 정상 DRAM 다이가 나온 비율
- 적층 공정을 통과한 비율
- 패키징까지 완료된 제품의 비율
- 고객의 최종 성능 검사를 통과한 비율
따라서 출처가 명확하지 않은 특정 수율 숫자만 보고 기업의 기술력을 단정하는 것은 주의해야 합니다.
중요한 것은 숫자 하나가 아니라 실제 양산 여부와 공급 안정성, 고객 인증과 제품 출하가 함께 이루어지고 있는지 살펴보는 것입니다.
HBM 경쟁은 설계보다 양산에서 완성됩니다
새로운 HBM을 설계하고 시제품을 만드는 것은 경쟁의 시작입니다.
그 제품을 반복해서 생산하고, 높은 품질을 유지하며, 고객이 원하는 수량만큼 공급해야 비로소 시장 경쟁력이 생깁니다.
HBM은 적층 수가 높아질수록 용량과 성능을 높일 수 있지만 제조 난이도도 함께 올라갑니다.
그래서 다음 세대 HBM 경쟁에서는 단순히 더 높은 층을 쌓는 것뿐 아니라 다음 기술이 중요해질 가능성이 큽니다.
- 더 얇고 단단한 DRAM 다이
- 정밀한 TSV와 접합 기술
- 휘어짐을 줄이는 패키징
- 열을 빠르게 방출하는 소재
- 불량을 조기에 찾아내는 검사 기술
- 안정적인 대량생산 공정
HBM을 많이 쌓는 기술보다 잘 쌓고, 검사하고, 반복해서 생산하는 기술이 더 중요할 수 있습니다.
AIpedia 핵심 요약
- 수율은 생산한 반도체 가운데 정상 제품이 차지하는 비율입니다.
- HBM 수율에는 DRAM 다이뿐 아니라 TSV, 적층, 접합과 패키징 공정도 영향을 줍니다.
- 적층 수가 늘어나면 접점과 공정 단계가 증가해 제조 난이도가 높아집니다.
- 다이가 얇아질수록 휘어짐과 손상, 열 관리 문제가 중요해집니다.
- 수율이 높으면 같은 생산시설에서 더 많은 제품을 공급하고 원가를 낮출 수 있습니다.
- 정확한 수율 수치는 기준이 다를 수 있으므로 실제 양산과 공급 안정성을 함께 살펴봐야 합니다.
- HBM 경쟁력은 성능뿐 아니라 품질과 수율, 대량생산 능력으로 완성됩니다.